四畳半テクノポリス

コロナのストレスで気が狂い、D進した院生

2021-12-14から1日間の記事一覧

PythonでVerilogもSPICEも同時に生成しLSIの設計テストを効率化した

HDL (SystemVerilog/Verilog/VHDL/Chisel/etc.) Advent Calendar 2021 12月14日 Veriloggenとは VeriloggenはPythonでVerilogを組み立てる内部DSLです。スレッドの合成やステートマシンのようなリッチな機能も持っていますが、Chiselとの最大違いはVerilogと…