FPGA
アドベントカレンダーにはリングオシレータについて書くとの宣言していたのですが、最近後輩指導のために書いていたVivadoのテンプレートからAXI4Streamの記事がいい感じだったのでこちらの記事を掲載させていただくことにしました。 AXIStream VivadoのIP P…
命令デコーダって難しい CPUをVerilogで生成していたところ、命令デコーダの生成で作ったIf文にラッチができてしまいました。 オペランドがそのままCase文でマルチプレクサなどの制御に使える単純なアーキテクチャであれば気にする必要はありませんが、RISC-…
C API for PYNQでDMAをする PYNQでFPGAとOS上のアプリケーション通信間で高速に通信するにはDMAが有効です。前回の記事でも述べたようにPythonのスレッド間通信は低速なのでFPGA側からDMAで送られてきたデータを処理しようとすると速度不足になりやすいです…
